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  • 未コンフィグのピン初期値
  • インストール
  • リモートデスクトップで動かない
  • ライセンスの更新

/* synthesis name=value */

	output	[11:0]	CK; /* synthesis loc="11,12,13,14,16,17,20,21,23,25,27,28" */ // to HD107S CLK
	output		DT; /* synthesis loc="5" */

// TN1199J_rev2.5_MachXO2sysCLOCKPLLDesignandUsageGuideJapaneseLanguageVersion.pdf
// Page 13-29 Table13-15.supported frequency
// Page 13-30 Verilog
defparam OSCH_inst.NOM_FREQ = "24.18";

OSCH OSCH_inst(
	.STDBY(1'b0), // 0=Enabled, 1=Disabled  also Disabled with Bandgap=OFF
	.OSC(clk),
	.SEDSTDBY()  // this signal is not required if not using SED
);

.ipxファイルはツールが必要なパラメータ情報を全て含む、Diamond固有のテキストファイルです（ユー
ザは編集しないこと）。ipxファイルを取りこむ利点は、パラメータの変更が容易な点があります。プロジェ
クト進捗に伴い、或いはその他要因で変更する可能性がある場合は、.v/.vhdではなく、.ipxが良いでしょ
う。.ipxの当該行をダブルクリックすると、指定済みのパラメータをロードした状態で再び図5-7のような
パラメータ設定GUIが表示されます。他方、インスタンスする場合やソース記述をチェックしたい場合は
.ipxは不都合ですので.vや.vhdを参照する必要があります（勿論、論理シミュレーションに.ipxを用いるこ
とはできません）。

# Error: VCP6251 Error in SLP repository: Incorrect SLP repository library version. Library: work must be recompiled. Use adel to clear your library and compile your sources again.

What is the state of FPGA Flip Flop outputs at power-up? The reset pins of my design registers are tied to neither GSR nor LSR.
Even if GSR/LSR are not used in RTL, GSR is always used during bitstream download to reset flip flops up to the point when download is complete.
So the state of a register's Q output is 0 at powerup. This assumes that clock input to the register is at steady state logic low.

What is the default configuration of the I/O pins in a blank MachXO2 device ?
The default configuration of the I/Os in a blank MachXO2 device is tri-state with a weak pull-down to ground (GND).

Please follow the link in the MachXO2 Data Sheet - DS1035 under section "Architecture", on page 2-23, you can find further details about the behavior of a typical I/O during power-up.

富士エレクトロニクスの回答
2．同じくコンフィグ終了後のピンの状態について
(回答)
XO2の場合は、ブランク時もCFM書き込み後も、コンフィグレーション後
デフォルトも全て弱いプルダウンが有効になったトライステートです。